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ケイデンスのデジタルおよびカスタム/アナログ設計フローがTSMCの最新N3EおよびN4Pプロセスで認証を取得

2022.6.14  3:56 pm

ケイデンス・デザイン・システムズ社(本社 米国カリフォルニア州サンノゼ市、以下ケイデンス)は、6月13日(米国時間)、ケイデンスのデジタルおよびアナログ/カスタム設計フローが、TSMCのN3EおよびN4Pプロセス向けに認証され、最新Design Rule Manual (DRM)に対応していることを発表しました。
      
また、ケイデンスとTSMCは、N3EおよびN4Pプロセスのデザインキット (PDK) および設計フローを提供することにより、ツールの導入を加速し、先端モバイル、AI、ハイパースケールコンピューティングデザインの革新を推進します。両社の先行顧客は、既に新規プロセスN3EおよびN4P PDK上での設計を積極的に推進しており、複数のテストチップのテープアウトがすでに完了しています。これにより、ケイデンスのソリューションにより技術的効率が向上し、TSMCの最新プロセステクノロジーが提供するメリットによりPPA (Power, Performance, Area) が最適になることが実証されました。
      
ケイデンスのデジタルおよびカスタム/アナログ先端プロセスノード向けソリューションは、ケイデンスのIntelligent System Design™戦略を支えるものであり、卓越した完成度の高いSoCを開発することを可能にします。

ケイデンスの最先端ノード向けソリューション詳細
www.cadence.com/go/advndn3en4p

N3EおよびN4Pプロセス向けデジタル設計フルフローの認証
ケイデンスがTSMCと緊密に協業し、TSMCの最先端N3EおよびN4Pプロセステクノロジー向けにデジタル設計フルフローを最適化しました。RTL-to-GDS統合フローには、Cadence Innovus™ Implementation System、Quantus™ Extraction Solution、Quantus Field Solver、 Tempus™ Timing Signoff Solution and ECO option、Pegasus™ Verification System、Liberate™ Characterization Solution、Voltus™ IC Power Integrity Solutionが含まれます。さらに、TSMCのN3EおよびN4Pプロセステクノロジーに向けては、Cadence Genus™ Synthesis SolutionおよびiSpatial予測テクノロジーも使用可能です。
      
ケイデンスのデジタル設計フルフローは、インプリメンテーションとサインオフ結果の相関関係、ビアピラー対応の強化、複数の高さのセルや異なる閾値電圧(VT)やドライブに対応したセルを含む大規模なスタンダードセルライブラリーの効率的処理、低電圧セルのキャラクタライゼーションおよび認証サインオフ精度、Quantus Extraction SolutionおよびQuantus Field Solverによる認証済の抽出精度など、TSMCのN3EおよびN4Pプロセステクノロジーに対応する様々な重要機能を提供します。
      
N3EおよびN4Pカスタム/アナログフローの認証
今回、Virtuoso Schematic Editor、Virtuoso ADE Product Suite、Virtuoso Layout Suite EXLが含まれるCadence Virtuoso® Design Platform、そしてSpectre X Simulator、Spectre Accelerated Parallel Simulator (APS)、Spectre eXtensive Partitioning Simulator (XPS)、Spectre RF Optionが含まれるSpectre® Simulation Platform、さらにVirtuoso Application Library Environment、Voltus-Fi Custom Power Integrity Solutionが TSMCの最新N3EおよびN4Pプロセス向け認証を取得しました。
Virtuoso Design Platformが提供する独自の機能としては、共通データベースを使用したミックスシグナルデザインのインプリメンテーション手法を強化するInnovus Implementation Systemとの強固な統合があります。Virtuoso Application Library EnvironmentのVirtuoso Schematic Editorのマイグレーションモジュールも統合され、TSMCによって検証されています。
      
Virtuoso Schematic Editor、Virtuoso ADE Suite、および統合されたSpectre X Simulatorは、プロセスコーナーのシミュレーション、統計解析、デザインのセンタリング、回路の最適化機能を管理するカスタムデザインリファレンスフロー (CDRF) に向けて最適化されています。さらに、CDRFのVirtuoso Layout Suite EXLは効率的なレイアウト実装に向けて強化されており、配置、配線、フィルおよびダミー挿入の対話的支援機能をサポートする独自の行 (row) ベースのインプリメンテーション手法、アナログマイグレーションおよびレイアウト再利用機能の強化、統合された寄生抽出およびEM-IRチェック、物理検証などの機能をお客様に提供します。
      
TSMCコメント
Suk Lee氏(Vice president・Design Infrastructure Management Division)
「最近のケイデンスとの協業を通じて、TSMCの最新N3EおよびN4Pプロセステクノロジーで電力およびパフォーマンスを大きく向上し、デザインの革新を先に進めるためのテクノロジーをお客様が容易に活用いただけるようになりました。お客様は市場の需要に対応するために、これまでにない急速なペースでデザインを開発する必要がありますが、今回の設計フロー認証により、自信を持ってTSMCのテクノロジーを利用し、設計目標を達成して製品を迅速に市場投入することが可能になります。」
    
ケイデンス・コメント
Dr. Chin-Chi Teng(Senior vice president and general manager・Digital & Signoff Group)
「ケイデンスのデジタルおよびカスタム/アナログ設計フローには、N3EおよびN4Pプロセス上でのデザイン開発において技術生産性を向上するとともに最適なPPAを達成するための様々な機能が備えられています。TSMCと緊密に協業することにより、モバイル、AI、ハイパースケールなど様々なマーケットセグメントで卓越したSoC開発を達成できるよう、お客様を支援しており、最先端プロセスノードによる革新を通して今後多くの成功事例を見られることを楽しみにしています。」
      
ケイデンス
cadence.com

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